Marek Jaskuła, PhD

Westpomeranian University of Technology, Szczecin – FACULTY OF COMPUTER SCIENCE AND INFORMATION TECHNOLOGY

DYDAKTYKA sem letni 2019/2020

KONSULTACJE

S1: Poniedziałek 9-10
Wtorek 9-10

N1: 30 min przed zajęciami zgodnie z planem

Regulamin

INSTALACJA ISE WebPack 14.7 pod Windows 10.

Technika cyfrowa

Plan zajęć TC – S1

  1. Wprowadzenie, Zasady zaliczania, bhp,
    bramki logiczne,  tablice, schematy
  2. Badanie bramek logicznych, budowanie prostego układu, testowanie tablicy prawdy

Wejściówka (lab 1-2)

  1. Budowanie bardziej złożonych układów małej skali integracji i ich weryfikacja, sumator 1bitowy
  2. Minimalizacja funkcji logicznych i implementacja, Multiplekser

Wejściówka (lab 1-4)

  1. Środowisko Xilinx ISE, sumator, symulacja i implementacja w FPGA (Elbert v2)
  2. FPGA, VHDL, bramki, multiplekser
  3. Przerzutniki i licznik binarny
  4. Rejestry przesuwne
  5. Licznik – projektowanie i implementacja,

Wejściówka (lab 1-9)

  1. Dekodery i wyświetlacz LED
  2. Automat
  3. Drgania styków

Wejściówka (lab 10-12)

  1. Stoper
  2. VGA

Zaliczenie (podstawą są oceny z wejściówek, obecność;  w sytuacjach wątpliwych praktyczne i teoretyczne sprawdzenie umiejętności)